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TIN2013-46957-C2-1-P

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JERARQUIA DE MEMORIA Y APLICACIONES

GRACIAS A LOS CONTINUADOS AVANCES EN LA ESCALA DE INTEGRACION Y A LA EXPERIENCIA ACUMULADA EN EL PROCESADO EN PARALELO, LA VELOCIDAD DE PROCESADO EN CRUDO, EL ANCHO DE BANDA CON MEMORIA PRINCIPAL Y LA CANTIDAD DE MEMORIA INTEGRABL... ver más

01/01/2013

UNIZAR

129K€

Presupuesto del proyecto: 129K€

Líder del proyecto

UNIVERSIDAD DE ZARAGOZA. OFICINA DE TRANSFERE... No se ha especificado una descripción o un objeto social para esta compañía.

Sin perfil tecnológico

Fecha límite participación Sin fecha límite de participación.

Financiación concedida El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto el día 2013-01-01 No tenemos la información de la convocatoria

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Líder del proyecto

UNIVERSIDAD DE ZARAGOZA. OFICINA DE TRANSFERE... No se ha especificado una descripción o un objeto social para esta compañía.

Sin perfil tecnológico

Presupuesto del proyecto 129K€

Fecha límite de participación Sin fecha límite de participación.

Descripción del proyecto GRACIAS A LOS CONTINUADOS AVANCES EN LA ESCALA DE INTEGRACION Y A LA EXPERIENCIA ACUMULADA EN EL PROCESADO EN PARALELO, LA VELOCIDAD DE PROCESADO EN CRUDO, EL ANCHO DE BANDA CON MEMORIA PRINCIPAL Y LA CANTIDAD DE MEMORIA INTEGRABLE EN EL CHIP PRESENTAN VALORES ACTUALES SATISFACTORIOS Y TENDENCIAS PROMETEDORAS, LA JERARQUIA DE MEMORIA Y SU RELACION CON LOS ELEMENTOS DE CALCULO (PROCESADORES DE PROPOSITO GENERAL O ACELERADORES TIPO GPGPUS, FPGAS, P,E,) ES UNO DE LOS ELEMENTOS CLAVE QUE INTERVIENE EN LAS CAPACIDADES CITADAS,EL PRIMER RETO QUE NOS PLANTEAMOS EN ESTE SUBPROYECTO ES EL USO EFICIENTE DE LA JERARQUIA DE MEMORIA, INCLUYENDO, SI PROCEDE, LA RED(ES) EN CHIP PARA INTERCONECTAR BANCOS DE CACHE, SE TRATA DE AYUDAR A CONSEGUIR UN PROCESAMIENTO MAS FIABLE, MAS BARATO, CON MENOS CONSUMO ENERGETICO Y CON UN COMPORTAMIENTO PREDECIBLE (QOS Y/O CUMPLIMIENTO DE PLAZOS ESTRICTOS), PARA LA CONSECUCION DE ESTE RETO ES NECESARIO IDEAR, EVALUAR Y VALORAR LA VIABILIDAD DE DISEÑOS A NIVEL MICROARQUITECTURA, CON LA PRECISION SUFICIENTE PARA MODELAR CON DETALLE EL PASO DE LOS CICLOS DE RELOJ Y EL CONSUMO ENERGETICO, ESTE RETO SE ACOMETE EN CINCO DE LOS ONCE OBJETIVOS DEL PROYECTO COORDINADO COMPLETO, PROPONIENDO AVANCES EN: I) CACHES PRIVADAS Y COMPARTIDAS DE MULTIPROCESADORES EN CHIP, II) CACHES ESPECIALIZADAS EN FACILITAR EL CUMPLIMIENTO DE PLAZOS EN UN CONTEXTO DE TIEMPO REAL ESTRICTO, III) CACHES ESPECIALIZADAS EN GPGPUS Y EN SU INTERACCION CON EL HOST, IV) JERARQUIA DE MEMORIAS PARA RECONFIGURACION DINAMICA DE FPGAS, Y V) REDES EN CHIP PARA LA INTERCONEXION DE BANCOS DE MEMORIA CACHE, USANDO TECNOLOGIAS CMOS Y FOTONICA,EL SEGUNDO RETO SE SUSTANCIA EN NUESTRO SEXTO OBJETIVO Y ESTA RELACIONADO TAMBIEN CON LA JERARQUIA DE MEMORIA, SE TRATA DE DAR SOPORTE AL USUARIO FINAL PARA LOGRAR UNA EJECUCION PARALELA EFICIENTE Y A LA VEZ PRODUCTIVA, CAPAZ DE INFORMAR DE POSIBLES CARRERAS ENTRE HILOS DE EJECUCION, EN TIEMPO REAL Y SOPORTANDO MODELOS SENCILLOS E INTUITIVOS DE CONSISTENCIA DE MEMORIA,EL TERCER RETO ESTA RELACIONADO CON APLICACIONES O TECNICAS DE ACELERACION, QUE PUEDEN SER MEJORADAS APLICANDO NUESTRA EXPERIENCIA COMO ARQUITECTOS/AS EN LA IDENTIFICACION DE CUELLOS DE BOTELLA EN LAS RELACIONES HW-SW, ESTE RETO SE ACOMETE EN TRES OBJETIVOS DEL PROYECTO COMPLETO COORDINADO: I) BALANCE DINAMICO DE CARGA EN SISTEMAS DE CALCULO HETEROGENEO, COMPUESTOS POR UN HOST MULTICORE Y UN ACELERADOR QUE OFRECE PARALELISMO MASIVO (UNA GPGPU, P,E,), II) CODISEÑO DE SISTEMAS HIBRIDOS EN CHIP, CONSTITUIDOS POR UN PEQUEÑO MULTIPROCESADOR DE MEMORIA COMPARTIDA Y UNA FPGA FUERTEMENTE ACOPLADOS, EN LOS QUE ES NECESARIO DISTRIBUIR UNA APLICACION ENTRE AMBOS COMPONENTES, Y III) DESARROLLO DE UNA APLICACION DE SIMULACION DE LA DINAMICA MOLECULAR BASADA EN UNA NUEVA APROXIMACION PARA DESCRIBIR LAS LIGADURAS ESPACIALES ENTRE ATOMOS, JERARQUÍA DE MEMORIA CACHE\ MULTIPROCESADOR\ PRESTACIONES\ CONSUMO DE ENERGÍA\ COMPUTADOR HETEROGÉNEO\ GPGPU\ FPGA\ ACELERACIÓN DE APLICACIONES

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