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TIN2010-18159

Financiado

JERARQUIA DE MEMORIA ESCALABLE EN SISTEMAS MANY-CORE CMP

ESTE PROYECTO PERSIGUE LA BUSQUEDA DE SOLUCIONES EFECTIVAS A LOS PROBLEMAS DE EFICIENCIA A LOS QUE HABRAN DE HACER FRENTE LOS PROXIMOS MULTIPROCESADORES EN CHIP CON UN NUMERO ELEVADO DE CORES, COMUNMENTE DENOMINADOS MANY-CORE CMP,... ver más

01/01/2010

UNICAN

90K€

Presupuesto del proyecto: 90K€

Líder del proyecto

UNIVERSIDAD DE CANTABRIA No se ha especificado una descripción o un objeto social para esta compañía.

Total investigadores 469

Ver Participantes

Financiación concedida El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto el día 2010-01-01

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Participantes

UNICAN

Lider

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Líder del proyecto

UNIVERSIDAD DE CANTABRIA

Total investigadores 469

Presupuesto del proyecto 90K€

Descripción del proyecto ESTE PROYECTO PERSIGUE LA BUSQUEDA DE SOLUCIONES EFECTIVAS A LOS PROBLEMAS DE EFICIENCIA A LOS QUE HABRAN DE HACER FRENTE LOS PROXIMOS MULTIPROCESADORES EN CHIP CON UN NUMERO ELEVADO DE CORES, COMUNMENTE DENOMINADOS MANY-CORE CMP, EL RETO MAS SIGNIFICATIVO AL QUE HACER FRENTE PARA QUE ESTOS SISTEMAS RESULTEN EXITOSOS SON LAS LIMITACIONES QUE IMPONE UN CADA VEZ MAS DECRECIENTE PIN-COUNT POR CORE INCLUIDO EN EL CHIP, O LO QUE SE HA VENIDO A DENOMINAR GENERICAMENTE BANDWIDTH-WALL, LA JERARQUIA DE MEMORIA, TANTO EN SU TRAMO ON-CHIP COMO OFF-CHIP, JUEGA UN PAPEL DE PRIMORDIAL IMPORTANCIA A LA HORA DE MINIMIZAR LAS POSIBLES IMPLICACIONES ADVERSOS DE ESTA LIMITACION, ESTE PROYECTO PROPONE TRABAJAR EN LA BUSQUEDA DE SOLUCIONES EFECTIVAS DESDE ESTE PUNTO DE VISTA, EN EL TRAMO ON-CHIP SE REQUERIRAN CANTIDADES MUY ELEVADAS DE MEMORIA, DENOMINADA CACHE, INTEGRADA EN EL CHIP, LA GESTION DE ESTA CACHE HA DE SER EFICIENTE DE CARA A MINIMIZAR TANTO LA TASA DE FALLOS COMO EL TIEMPO DE ACCESO, MANTENIENDO UNA COORDINACION FLUIDA ENTRE LOS CORES DEL SISTEMA, CON EL OBJETO DE LOGRAR TAL OBJETIVO, SEGUIREMOS AVANZANDO EN LA DEFINICION DE REDES DE INTERCONEXION ON-CHIP Y ORGANIZACION DE LA CACHE QUE SEAN EFICIENTES, ADICIONALMENTE, AVANZAREMOS EN LA DEFINICION DE NUEVOS PROTOCOLOS DE COHERENCIA Y ORGANIZACION PARA LA CACHE CONTEMPLANDO LAS OPORTUNIDADES QUE OFRECE LA RED DE INTERCONEXION PARA MEJORAR SU EFECTIVIDAD, EN CUANTO AL INEVITABLE ACCESO OFF-CHIP, SE PROFUNDIZARA EN MECANISMOS PLANIFICACION Y COORDINACION ENTRE LOS DIVERSOS CONTROLADORES DE MEMORIA QUE PERMITAN GARANTIZAR UN RENDIMIENTO NO-VOLATIL EN EL SISTEMA, EL TRABAJO SE CENTRARA EN LA DEFINICION DE NUEVAS PROPUESTAS ENCAMINADAS A MAXIMIZAR LA PRODUCTIVIDAD DEL SISTEMA EN EL PREVISIBLE ESCENARIO DE REQUERIR LA EJECUCION SIMULTANEA DE APLICACIONES HETEROGENEAS, ADICIONALMENTE, SE ESTUDIARAN LAS OPORTUNIDADES QUE OFRECE EL APILADO EN TRES DIMENSIONES O 3D STACKING, FINALMENTE SEGUIREMOS MEJORANDO LAS HERRAMIENTAS DE EVALUACION QUE PERMITAN VALIDAR LA EFECTIVIDAD DE CADA PROPUESTA ARQUITECTONICA DE FORMA PRECISA, CENTRANDO GRAN PARTE DE NUESTRO ESFUERZO EN MINIMIZAR EL ESFUERZO COMPUTACIONAL QUE PUEDEN REQUERIR LA SIMULACION DE SISTEMAS MANY-CORE CMP,FINALMENTE SE PRETENDE SEGUIR AVANZANDO EN LA DEFINICION DE HERRAMIENTAS DE EVALUACION QUE PERMITA VALIDAR LA EFECTIVIDAD DE CADA PROPUESTA ARQUITECTONICA CON UN ESFUERZO COMPUTACIONAL RAZONABLE,

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