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TIN2010-21291-C02-01

Financiado

JERARQUIA DE MEMORIA

LA JERARQUIA DE MEMORIA ES UN COMPONENTE CLAVE PARA LA COMPUTACION PARALELA ESCALABLE, DEBIDO A LA DISPARIDAD DRAM-CPU, LA MEMORIA SE ORGANIZA EN NIVELES JERARQUICOS, LOS NIVELES CERCANOS AL PROCESADOR SON RAPIDOS, PEQUEÑOS Y TIEN... ver más

01/01/2010

UNIZAR

237K€

Presupuesto del proyecto: 237K€

Líder del proyecto

UNIVERSIDAD DE ZARAGOZA. OFICINA DE TRANSFERE... No se ha especificado una descripción o un objeto social para esta compañía.

Sin perfil tecnológico

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Financiación concedida El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto el día 2010-01-01

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UNIZAR

Lider

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Líder del proyecto

UNIVERSIDAD DE ZARAGOZA. OFICINA DE TRANSFERE...

Sin perfil tecnológico

Presupuesto del proyecto 237K€

Descripción del proyecto LA JERARQUIA DE MEMORIA ES UN COMPONENTE CLAVE PARA LA COMPUTACION PARALELA ESCALABLE, DEBIDO A LA DISPARIDAD DRAM-CPU, LA MEMORIA SE ORGANIZA EN NIVELES JERARQUICOS, LOS NIVELES CERCANOS AL PROCESADOR SON RAPIDOS, PEQUEÑOS Y TIENEN GRAN DENSIDAD DE POTENCIA Y ANCHO DE BANDA, MIENTRAS QUE LOS NIVELES ALEJADOS SON LENTOS, GRANDES Y TIENEN MENOR DENSIDAD DE POTENCIA Y ANCHO DE BANDA,RECIENTEMENTE, EL DISEÑO DE LA JERARQUIA HA EXPERIMENTADO UNA COMPLICACION RESEÑABLE, LAS NUEVAS GENERACIONES DE CHIPS DE ALTAS PRESTACIONES INTEGRAN UN NUMERO (EXPONENCIALMENTE) CRECIENTE DE PROCESADORES, CAPACES DE EJECUTAR THREADS QUE COMPARTEN EL MISMO ESPACIO DE MEMORIA, ES NECESARIO SUMINISTRAR MULTIPLES DATOS E INSTRUCCIONES POR CICLO, A UN NUMERO CRECIENTE DE THREADS QUE OCUPAN ESPACIOS DE DIRECCIONAMIENTO CADA VEZ MAYORES, LA JERARQUIA DE MEMORIA MANTIENE LOS OBJETIVOS CLASICOS (LLAMEMOSLO GESTION DE CONTENIDOS VERTICAL) PERO INCORPORA EN EL CHIP UNA FUNCIONALIDAD MAS: GESTIONAR LA COHERENCIA Y FACILITAR EL MOVIMIENTO ENTRE CACHES DE NIVELES SIMILARES (LLAMEMOSLO GESTION DE CONTENIDOS HORIZONTAL), ADEMAS DE LAS PRESTACIONES, LAS RESTRICCIONES DE ENERGIA, POTENCIA Y CAPACIDAD DE DISIPACION, ENTRE OTRAS, SON DE PRIMER ORDEN Y DEBEN CONTEMPLARSE EN LA MAYOR MEDIDA POSIBLE,EN ESTE ESCENARIO PROPONEMOS CONTRIBUIR EN VARIOS COMPONENTES DE LA JERARQUIA DE MEMORIA Y EN SU INTERACCION, A SABER, I) BANCO DE REGISTROS (ORGANIZACIONES Y GESTIONES CAPACES DE SOPORTAR UN MAYOR NUMERO DE REGISTROS LOGICOS Y FISICOS), II) CACHES DE ULTIMO NIVEL (PREBUSQUEDA HARDWARE Y ALGORITMOS DE REEMPLAZO QUE APORTEN SOLUCIONES A LA GESTION VERTICAL Y HORIZONTAL DE CONTENIDOS), III) JERARQUIA DE MEMORIA EN GPGPUS (MODELADO DETALLADO DE PRESTACIONES, CONSUMO Y PROPIEDADES TERMICAS) Y IV) SINCRONIZACION DE GRANO FINO (ACELERAR LAS PRIMITIVAS DE SINCRONIZACION HARDWARE PARA CONSEGUIR MAS EFICIENCIA EN LOS SISTEMAS SOFTWARE DE MEMORIA TRANSACCIONAL), ESTE ULTIMO TEMA EN COLABORACION CON LA U, DE CANTABRIA,A LOS OBJETIVOS ANTERIORES AÑADIMOS LA BUSQUEDA DE NUEVAS ESTRUCTURAS DE MEMORIA CACHE, CON LA PECULIARIDAD DE ASUMIR QUE EL MOVIMIENTO DE CONTENIDOS ENTRE CACHES (VERTICAL Y HORIZONTAL) ES DE TAL IMPORTANCIA, QUE ES BUENO DESDE EL PRINCIPIO PENSAR QUE LOS BLOQUES VAN A VIAJAR POR UNA RED DE INTERCONEXION (TOPOLOGIA Y UNA POLITICA DE CONMUTACION), NUESTRAS PROPUESTAS ABARCAN LOS PRIMEROS NIVELES PRIVADOS, LOS NIVELES COMPARTIDOS Y ALEJADOS DEL PROCESADOR Y LA INTERCONEXION Y ESTRUCTURA DE LA MEMORIA PRINCIPAL, EN ESTOS OBJETIVOS HEMOS EMPEZADO YA A TRABAJAR CON EXITO CON EL GRUPO DE LA U, DE CANTABRIA, HECHO QUE HA MOTIVADO LA COORDINACION DE ESFUERZOS POR PRIMERA VEZ, VAMOS A INTENTAR POTENCIAR ESTA COLABORACION, PORQUE PENSAMOS QUE EN LOS FUTUROS ESCENARIOS DE INTEGRACION, LAS REDES EN CHIP Y LA JERARQUIA DE MEMORIA DEBEN DISEÑARSE DE FORMA MAS ACOPLADA,MANTENEMOS NUESTRA LINEA EN CACHES PARA TIEMPO REAL, BUSCANDO CARACTERIZAR EL WCET DE FORMA MAS EXACTA PARA UN NUMERO MAYOR DE COMPONENTES DE LA JERARQUIA Y A LA VEZ PROPONIENDO GESTIONES NO CONVENCIONALES, NO ORIENTADAS AL RENDIMIENTO ESTADISTICO SINO A LA ANALIZABILIDAD,FINALMENTE, HEMOS INCORPORADO UNA LINEA DE OPTIMIZACION DE UNA APLICACION PUNTERA DE SECUENCIADO MASIVO DE DNA, EMPEZANDO POR LA OPTIMIZACION DE CODIGO SECUENCIAL (ILP Y MEMORIA) Y CONTINUANDO HACIA LA PARALELIZACION ADAPTADA AL MODELO CMP/CMT, PENSAMOS QUE ES UNA BUENA FORMA DE TRANSFERIR NUESTROS CONOCIMIENTOS DE ARQUITECTURA DE COMPUTADORES, ARQUITECTURA DE COMPUTADORES\JERARQUIA DE MEMORIA\ARQUITECTURAS PARALELAS ESCALABLES\MULTIPROCESADORES DENTRO DEL CHIP\GPGPUS\CACHES DENTRO DEL CHIP\BANCO DE REGISTROS\PRECARGA DE DATOS\CACHES PARA TIEMPO-REAL\PROGRAMACION PARALELA

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