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TIN2010-21291-C02-02

Financiado

JERARQUIA DE INTERCONEXION

EL DISEÑO DE REDES DE INTERCONEXION ES UN TEMA CLASICO DE INVESTIGACION EN ARQUITECTURA DE COMPUTADORES, SIN EMBARGO, EN LOS ULTIMOS AÑOS LAS REDES ESTAN RECIBIENDO MAYOR ATENCION Y EN EL FUTURO AUN SERAN MAS IMPORTANTES, ESTO ES... ver más

01/01/2010

UNICAN

164K€

Presupuesto del proyecto: 164K€

Líder del proyecto

UNIVERSIDAD DE CANTABRIA No se ha especificado una descripción o un objeto social para esta compañía.

Total investigadores 469

Ver Participantes

Financiación concedida El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto el día 2010-01-01

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Participantes

UNICAN

Lider

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Líder del proyecto

UNIVERSIDAD DE CANTABRIA

Total investigadores 469

Presupuesto del proyecto 164K€

Descripción del proyecto EL DISEÑO DE REDES DE INTERCONEXION ES UN TEMA CLASICO DE INVESTIGACION EN ARQUITECTURA DE COMPUTADORES, SIN EMBARGO, EN LOS ULTIMOS AÑOS LAS REDES ESTAN RECIBIENDO MAYOR ATENCION Y EN EL FUTURO AUN SERAN MAS IMPORTANTES, ESTO ES DEBIDO A QUE TANTO EL DISEÑO DE PROCESADORES COMO EL DE COMPUTADORES SE APOYAN HOY EN DIA EN UNA UTILIZACION GENERALIZADA Y MASIVA DEL PARALELISMO, LOS CHIPS DE PROCESAMIENTO CONTENDRAN CIENTOS DE NUCLEOS Y LOS GRANDES COMPUTADORES CENTENARES DE MILES DE ESTOS CHIPS MULTIPROCESADORES EN UN HORIZONTE DE CINCO AÑOS, LAS REDES DE INTERCONEXION SE USAN BASICAMENTE PARA TRANSPORTAR DATOS ENTRE DIFERENTES MODULOS DEL COMPUTADOR, ASI, EN PROPUESTAS DE MULTIPROCESADORES EMBALDOSADOS EN CHIP LAS REDES TRANSPORTAN OPERANDOS ESCALARES ENTRE LOS DIFERENTES BANCOS DE REGISTROS DE LOS PROCESADORES INDIVIDUALES, SIN EMBARGO, ES COMUN QUE LAS REDES TRANSPORTEN LINEAS DE CACHE TANTO EN LOS ACTUALES Y FUTUROS MULTIPROCESADORES ON-CHIP COMO EN SERVIDORES NUMA, SI LA ARQUITECTURA SOPORTA COHERENCIA, ESTAS REDES TRANSPORTAN TAMBIEN PAQUETES CON COMANDOS DE PROTOCOLO, EN GRANDES SERVIDORES Y DATACENTERS, LAS REDES TRANSPORTAN PAQUETES MPI, ADICIONALMENTE, LOS SISTEMAS DE ALMACENAMIENTO SECUNDARIO ASOCIADOS A GRANDES COMPUTADORES COMIENZAN A USAR REDES PUNTO A PUNTO PARA EL MANTENIMIENTO DEL SISTEMA DE FICHEROS, DEBE RESALTARSE QUE PARA NIVELES DE LA JERARQUIA DE MEMORIA MAS CERCANOS AL PROCESADOR EXISTE UNA TENDENCIA DE DISEÑO DE CACHES DE ACCESO NO UNIFORME (NUCA) QUE PROPUGNA EL USO DE REDES ENTRE BANCOS DE MEMORIA, POR ELLO, LAS REDES SON SUBSISTEMAS CRITICOS QUE CONDICIONAN EL RENDIMIENTO Y ESCALABILIDAD DE LOS COMPUTADORES, ADEMAS, DEBIDO A SU OMNIPRESENCIA, LAS REDES PUEDEN CONTEMPLARSE COMO UNA NUEVA JERARQUIA ACOPLADA A LAS JERARQUIAS DE MEMORIA Y DE EMPAQUETAMIENTO (CHIPS, BLADES, CABINETS, INTER-CABINETS Y ALMACENAMIENTO SECUNDARIO), IMPORTA, POR ELLO, CONOCER LAS RESTRICCIONES DE DISEÑO Y LOS REQUERIMIENTOS EN CADA UNO DE ESTOS NIVELES PARA PROPONER, EN CADA CASO, LAS MEJORES SOLUCIONES DE RED, ESTE SUBPROYECTO DE INVESTIGACION TIENE COMO OBJETIVO LA BUSQUEDA DE ESAS MEJORES SOLUCIONES, LAS PROPUESTAS DE ESTE PROYECTO CONTEMPLARAN ASPECTOS COMO EL ANALISIS DE PRESTACIONES, EL CONSUMO Y DISIPACION DE POTENCIA, LA IMPLEMENTABILIDAD Y ESCALABILIDAD, EL PARTICIONADO Y LA ROBUSTEZ FRENTE A FALLOS TRANSITORIOS Y PERMANENTES, PARA ALCANZAR LOS OBJETIVOS PLANTEADOS SE INVESTIGARA EN TRES DIRECCIONES: 1) SE ABORDARAN PROPUESTAS DE DISEÑO DE REDES DE INTERCONEXION ALREDEDOR DE LA TOPOLOGIA, EL ENCAMINAMIENTO Y LA TOLERANCIA A FALLOS CON UNA INCURSION EN CODIGOS CORRECTORES DE ERRORES, ESTOS ASPECTOS TIENEN UNA IMPORTANTE COMPONENTE TOPOLOGICA QUE DEBE ABORDARSE A TRAVES DE LA TEORIA DE GRAFOS Y MEDIANTE TECNICAS DE SIMULACION, 2) SE PROPONDRAN SOLUCIONES COMPLETAS E IMPLEMENTABLES PARA EL DISEÑO DE LA JERARQUIA DE INTERCONEXION DE SISTEMAS DE ALTO RENDIMIENTO, INCLUYENDO NUEVOS MECANISMOS DE CONMUTACION QUE REDUZCAN EL COSTE Y AUMENTEN LAS PRESTACIONES DEL SISTEMA EN SITUACIONES DE TRAFICO DESFAVORABLE, TAMBIEN SE PROPONDRAN TECNICAS QUE ACELEREN LA EJECUCION DE PRIMITIVAS DE SINCRONIZACION TRATANDO DE REDUCIR OVERHEADS Y FAVORECIENDO LA ESCALABILIDAD, LA SIMULACION DETALLADA CONDUCIDA POR CARGAS REALES SERA AMPLIAMENTE UTILIZADA, 3) POR ULTIMO, SE DESARROLLARAN METODOLOGIAS DE PROGRAMACION PARALELA CONTEMPLANDO LA PRESENCIA DE ACELERADORES GPU; SE UTILIZARAN COMO BENCHMARKS PROGRAMAS BASADOS EN ALGORITMOS GENETICOS, ARCHITECTURA DE COMPUTADORES\REDES DE INTERCONEXION\ENCAMINAMIENTO\CONMUTACION\TOLERANCIA A FALLOS\GRAFOS\PROGRAMACION PARALELA\SINCRONIZACION

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