Descripción del proyecto
EL PROGRESO EN ARQUITECTURA DE COMPUTADORES EN LOS PROXIMOS AÑOS PARECE SEGUIR DOS TENDENCIAS FUNDAMENTALES, POR UN LADO, SE MANTIENE LA LEY DE MOORE LO QUE PERMITE SEGUIR INCREMENTANDO LA CAPACIDAD DE INTEGRACION, MANTENIENDO ASI UN INCREMENTO EN EL NUMERO DE PROCESADORES Y EL TAMAÑO DE LA MEMORIA DISPONIBLES EN UN SOLO CHIP, POR OTRO LADO, LA ESPECIALIZACION MEDIANTE EL DISEÑO DE ACELERADORES HARDWARE PARA CONSTRUIR SISTEMAS HETEROGENEOS, ESTA PERMITIENDO UNAS MEJORAS SUSTANCIALES TANTO EN RENDIMIENTO COMO EN EFICIENCIA ENERGETICA, DE ESTA FORMA CADA VEZ HAY MAS RECURSOS Y MAS ESPECIFICOS, NO SOLO EN LOS SERVIDORES DE CALCULO COMO REVELA EL TOP500, SINO TAMBIEN EN LOS SOCS PARA DISPOSITIVOS EMPOTRADOS Y MOVILES, ASI PUES, EL GRAN DESAFIO QUE TENEMOS POR DELANTE ES APROVECHAR ESTA CRECIENTE CANTIDAD RECURSOS DE FORMA EFICIENTE, HACIENDO FRENTE A LA NUEVA COMPLEJIDAD QUE SUPONE SU HETEROGENEIDAD, EN ESTE CONTEXTO LAS REDES DE INTERCONEXION, LA JERARQUIA DE MEMORIA Y LA PLANIFICACION DE LA CARGA DE TRABAJO DESEMPEÑAN PAPELES CADA VEZ MAS CRITICOS EN LA INGENIERIA DE TODO TIPO DE COMPUTADORES, PARA AFRONTAR ESTOS PROBLEMAS EL PRESENTE PROYECTO DE INVESTIGACION PROPONE SEGUIR INVESTIGANDO EN ESTOS PROBLEMAS AFRONTANDO CUATRO RETOS ESENCIALES,EN PRIMER LUGAR SE ANALIZARAN POSIBILIDADES DE DISEÑO, TANTO DE LA RED DE INTERCONEXION COMO DE LA JERARQUIA DE MEMORIA, PARA IDENTIFICAR SOLUCIONES QUE PERMITAN CONSTRUIR SISTEMAS EN CHIP MASIVAMENTE PARALELOS Y EFICIENTES, PARA ELLO SE ESTUDIARA LA ESCALABILIDAD DE DISTINTAS ALTERNATIVAS DE REDES EN CHIP Y SE DISEÑARAN SOLUCIONES QUE REDUZCAN SU CONSUMO, TAMBIEN SE PROPONDRAN MECANISMOS QUE PERMITAN MEJORAR EL RENDIMIENTO Y AHORRAR AREA Y ENERGIA EN LA JERARQUIA DE MEMORIA, TANTO EN MULTIPROCESADORES COMO EN SISTEMAS HETEROGENEOS,INEVITABLEMENTE, EL ESTUDIO DE COMPUTADORES QUE UTILIZAN MULTIPLES CHIPS NOS LLEVA A LAS REDES DE SISTEMA, EN ESTE DOMINIO SE PROPONDRAN NUEVAS TOPOLOGIAS DE BAJO DIAMETRO Y DISTANCIA MEDIA, PARA HPC Y DATA CENTERS, ASI COMO NUEVOS MECANISMOS DE EVITACION DE DEADLOCK Y OTROS ASPECTOS DE LA ARQUITECTURA INTERNA DE LOS ROUTERS QUE MEJOREN SU RENDIMIENTO Y CONSUMO,EL TERCER RETO CONSISTE EN DESARROLLAR ALGORITMOS Y HERRAMIENTAS QUE PERMITAN SIMPLIFICAR LA PROGRAMACION DE APLICACIONES PARA SISTEMAS HETEROGENEOS, QUE SEAN EXTREMADAMENTE PORTABLES, TANTO EN CODIGO COMO EN RENDIMIENTO Y CONSUMO ENERGETICO, SE REALIZARAN TAMBIEN PROPUESTAS DE NUEVOS ALGORITMOS DE PLANIFICACION Y EQUILIBRIO DE CARGA DE TRABAJO EN ENTORNOS ALTAMENTE HETEROGENEOS, ASIMISMO SE TRABAJARA EN LA PLANIFICACION DE TAREAS EN DATACENTERS HETEROGENEOS, APROVECHANDO TANTO LAS TECNICAS BASADAS EN MIGRACION DE TAREAS, COMO LA POSIBILIDAD DE USAR TECNICAS BASADAS EN MACHINE LEARNING, EN ESPECIAL EL DEEP REINFORCEMENT LEARNING CON EL OBJETIVO DE MAXIMIZAR EL USO DE LOS RECURSOS DISPONIBLES, EL ULTIMO RETO DE ESTE PROYECTO ES DISEÑAR Y ACELERAR LA EJECUCION DE APLICACIONES APROVECHANDO NUESTRO CONOCIMIENTO DE LA INTERACCION HARDWARE/SOFTWARE, ASI COMO DE LOS SISTEMAS HPC ALTAMENTE ESCALABLES, SE PROPONDRAN SOLUCIONES QUE DESARROLLEN ALGORITMOS MAS EFICIENTES PARA UNA ARQUITECTURA DADA, Y SOLUCIONES QUE USEN ACELERADORES HARDWARE, LAS APLICACIONES OBJETIVO TIENEN GRAN RELEVANCIA CIENTIFICA Y SOCIAL, COMO APLICACIONES PARA ESTUDIAR EL FONDO COSMICO DE MICROONDAS, CON IMAGENES OBTENIDAS POR EL SATELITE PLANK DE LA ESA Y APLICACIONES DE DINAMICA MOLECULAR, ARQUITECTURA DE COMPUTADORES\COMPUTACION DE ALTAS PRESTACIONES\REDES DE INTERCONEXION\SISTEMAS HETEROGENEOS\EFICIENCIA ENERGETICA\COMPUTACION PARALELA\REDES ON-CHIP