Descripción del proyecto
LA EVALUACION DE LA FIABILIDAD DE COMPONENTES COTS (COMMERCIAL OFF-THE-SELF) PRESENTA DIVERSAS LIMITACIONES Y PASA INDEFECTIBLEMENTE POR LA EXPOSICION DE LOS DISPOSITIVOS REALES A COMPLEJOS EXPERIMENTOS DE IRRADIACION, EN CONSECUENCIA, EXISTE UN CRECIENTE ESFUERZO EN LA COMUNIDAD CIENTIFICA Y LA INDUSTRIA PARA EL DESARROLLO DE TECNICAS Y HERRAMIENTAS QUE PROPORCIONEN ESTIMACIONES EN LAS ETAPAS TEMPRANAS DEL DISEÑO Y PERMITAN UN MEJOR APROVECHAMIENTO DE LOS COSTOSOS EXPERIMENTOS DE IRRADIACION, ACTUALMENTE EXISTEN HERRAMIENTAS DE EMULACION BASADAS EN FPGAS QUE PERMITEN REALIZAR CAMPAÑAS DE INYECCION DE FALLOS SOBRE MODELOS DESCRITOS A NIVEL RTL EN LENGUAJES DE DESCRIPCION HARDWARE, SIN EMBARGO, ESTOS MODELOS, QUE LLAMAREMOS CUASI-EQUIVALENTES, RARA VEZ ESTAN CUALIFICADOS POR EL FABRICANTE Y NO ESTA GARANTIZADA SU EQUIVALENCIA A NIVEL DE MICRO-ARQUITECTURA, ADICIONALMENTE, EL AUMENTO DE LA COMPLEJIDAD DE LOS SISTEMAS PROCESADORES, TANTO A NIVEL HARDWARE COMO SOFTWARE, HACE MUY COSTOSA LA GENERACION DE SISTEMAS COMPLETOS BASADOS EN ESTOS MODELOS E INCREMENTA NOTABLEMENTE LOS TIEMPOS DE INYECCION DE FALLOS, POR ELLO, RESULTA MUY CONVENIENTE DISPONER DE HERRAMIENTAS DE MAS ALTO NIVEL DE ABSTRACCION, QUE PARTIENDO DE MODELOS ISA-EQUIVALENTES (ISA-INSTRUCTION SET ARCHITECTURE) Y HERRAMIENTAS DE SIMULACION Y/O VIRTUALIZACION, PERMITA COMPLEMENTAR LAS ESTIMACIONES OBTENIDAS POR LAS HERRAMIENTAS DE EMULACION, COMO PRIMER OBJETIVO, SE PROPONE DISEÑAR Y DESARROLLAR UNA CADENA DE EVALUACION TEMPRANA DE LA FIABILIDAD PARA PROCESADORES COTS AVANZADOS (MICROCONTROLADORES DE BAJO CONSUMO Y MICROPROCESADORES 32B-64B SINGLE Y MULTICORE) QUE INCLUYA HERRAMIENTAS DE SIMULACION/VIRTUALIZACION DE ALTO NIVEL, EMULADORES A NIVEL RTL (A DESARROLLAR EN EL SUBPROYECTO2) Y ESTIMACIONES SOBRE COMPONENTES REALES PREVIAS A LOS EXPERIMENTOS DE IRRADIACION, LA CORRELACION DE LOS DATOS OBTENIDOS EN CADA NIVEL CON LOS DEL INMEDIATAMENTE INFERIOR PERMITIRA LA VALIDACION COMPLETA DE ESTA CADENA DE EVALUACION, POR OTRO LADO, EL ENDURECIMIENTO MEDIANTE TECNICAS SOFTWARE, ES BIEN CONOCIDO Y UNA OPCION VENTAJOSA A LA HORA DE ENDURECER PROCESADORES COTS, SIN EMBARGO PRESENTA DIVERSAS LIMITACIONES QUE LE SON INTRINSECAS, EN PRIMER LUGAR LOS OVERHEADS QUE INTRODUCEN EN CUANTO A RENDIMIENTO DE LAS APLICACIONES Y OCUPACION DE MEMORIA, Y EN SEGUNDO LUGAR LA IMPOSIBILIDAD DE PROTEGER DIVERSOS RECURSOS QUE NO SON ACCESIBLES A TRAVES DEL REPERTORIO DE INSTRUCCIONES, EL SEGUNDO OBJETIVO, ESTA RELACIONADO CON LA REDUCCION DEL IMPACTO DE ESTAS LIMITACIONES, SE PRETENDE UTILIZAR LAS HERRAMIENTAS DE EVALUACION TEMPRANA PARA DISEÑAR NUEVAS ESTRATEGIAS QUE PERMITAN LA APLICACION DE LAS TECNICAS SOFTWARE DE FORMA SELECTIVA Y A VARIOS NIVELES CONSIGUIENDO MEJORAR EL COMPROMISO ENTRE FIABILIDAD Y COSTE, EN CONSECUENCIA, SE PROFUNDIZARA EN LOS TRABAJOS DE ENDURECIMIENTO AUTOMATICO REALIZADOS EN EL CONTEXTO DEL PROYECTO RENASER+, AMPLIANDOLOS Y ORIENTANDOLOS HACIA NUEVOS PROCESADORES AVANZADOS REALIZADOS EN TECNOLOGIAS COTS, EN DEFINITIVA, SI SE DEMUESTRA QUE LA UTILIZACION DE FORMA COMPLEMENTARIA DE MODELOS ISA-EQUIVALENTES Y MODELOS CUASI-EQUIVALENTES, PUEDE PROPORCIONAR INFORMACION RELEVANTE PARA ORIENTAR LAS TECNICAS DE ENDURECIMIENTO SOFTWARE, SE HABRA ESTABLECIDO UN PROCEDIMIENTO UTIL PARA LA INDUSTRIA, QUE CONTRIBUIRA DE FORMA IMPORTANTE A LA SUSTITUCION DE LOS COSTOSOS DISPOSITIVOS RAD-HARD POR COMPONENTES COTS, FAULT TOLERANCE\EMBEDDED SYSTEMS\SOFT-ERROR\SOFTWARE-BASED TECHNIQUES\SEU