ARQUITECTURAS DE FEC PARA SISTEMAS DE COMUNICACIONES DE MUY ALTA VELOCIDAD
EL OBJETIVO GLOBAL DE ESTE PROYECTO ES EL DESARROLLO DE ARQUITECTURAS PARA LA IMPLEMENTACIONES HARDWARE DE MUY ALTAS PRESTACIONES DE ALGORITMOS DE FEC AVANZADOS, ES DECIR, QUE CONSIGAN TASAS DE DECODIFICACION DE CENTENAS DE MB/S O...
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Fecha límite participación
Sin fecha límite de participación.
Financiación
concedida
El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto
el día 2008-01-01
No tenemos la información de la convocatoria
0%
100%
Características del participante
Este proyecto no cuenta con búsquedas de partenariado abiertas en este momento.
Información adicional privada
No hay información privada compartida para este proyecto. Habla con el coordinador.
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Fecha límite de participación
Sin fecha límite de participación.
Descripción del proyecto
EL OBJETIVO GLOBAL DE ESTE PROYECTO ES EL DESARROLLO DE ARQUITECTURAS PARA LA IMPLEMENTACIONES HARDWARE DE MUY ALTAS PRESTACIONES DE ALGORITMOS DE FEC AVANZADOS, ES DECIR, QUE CONSIGAN TASAS DE DECODIFICACION DE CENTENAS DE MB/S O GB/S CON UN COSTE HARDWARE RAZONABLE, DENTRO DE LOS ESQUEMAS DE FEC AVANZADO NOS CENTRAREMOS PRINCIPALMENTE EN LOS CODIGOS LDPCS ESTRUCTURADOS BINARIOS Y NO BINARIOS, Y TAMBIEN ABORDAREMOS EL DISEÑO DE UN DECODIFICADOR CON DECISION BLANDA DE REED-SOLOMON, CON EL FIN DE PODER EVALUAR LAS PRESTACIONES FISICAS DE NUESTRAS PROPUESTAS Y DE FACILITAR LA COMPARACION CON LOS RESULTADOS DE OTROS INVESTIGADORES, LAS ARQUITECTURAS QUE SURJAN DE ESTE PROYECTO SERAN CODIFICADAS EN VHDL E IMPLEMENTADAS EN TECNOLOGIAS VLSI SEMI-CUSTOM Y EN DISPOSITIVOS FPGA, SE PRETENDE UTILIZAR LA EXPERIENCIA QUE SE EXTRAIGA DEL DESARROLLO PARA PROPONER UNA METODOLOGIA CLARA DE IMPLEMENTACION QUE FACILITE EL PROTOTIPADO RAPIDO DE DICHOS DECODIFICADORES EN LOS NUEVOS ESTANDARES Y LA TRANSFERENCIA DE ESTA TECNOLOGIA A LAS EMPRESAS, FEC\LDPC\Reed-Solomon\decodificación\altas-prestaciones\VLSI\FPGA