ALGORITMOS Y ARQUITECTURAS DE FEC PARA FUTUROS SISTEMAS DE COMUNICACIONES
EL OBJETIVO GLOBAL DE ESTE PROYECTO ES EL DESARROLLO DE ALGORITMOS Y ARQUITECTURAS PARA LA IMPLEMENTACION HARDWARE DE LOS CODIGOS FEC (FORWARD ERROR CORRECTION) QUE SE REQUERIRAN EN LOS FUTUROS SISTEMAS DE COMUNICACIONES. NOS CEN...
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Fecha límite participación
Sin fecha límite de participación.
Financiación
concedida
El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto
el día 2011-01-01
No tenemos la información de la convocatoria
0%
100%
Características del participante
Este proyecto no cuenta con búsquedas de partenariado abiertas en este momento.
Información adicional privada
No hay información privada compartida para este proyecto. Habla con el coordinador.
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Fecha límite de participación
Sin fecha límite de participación.
Descripción del proyecto
EL OBJETIVO GLOBAL DE ESTE PROYECTO ES EL DESARROLLO DE ALGORITMOS Y ARQUITECTURAS PARA LA IMPLEMENTACION HARDWARE DE LOS CODIGOS FEC (FORWARD ERROR CORRECTION) QUE SE REQUERIRAN EN LOS FUTUROS SISTEMAS DE COMUNICACIONES. NOS CENTRAREMOS EN LA DECODIFICACION DE LOS CODIGOS LDPC (LOW-DENSITY PARITY-CHECK) BINARIOS Y NO BINARIOS Y EN LA DECODIFICACION BLANDA DE CODIGOS REED-SOLOMON. EN EL AREA DE LOS DECODIFICADORES DE CODIGOS LDPC BINARIOS TRABAJAREMOS EN DOS LINEAS: 1ª) DESARROLLO DE DECODIFICADORES DE MUY BAJO COSTE HARDWARE PARA APLICACIONES QUE REQUIERAN ALCANZAR VELOCIDADES DE DECENAS DE GBPS; 2ª) DESARROLLO DE DECODIFICADORES CON PRESTACIONES CERCANAS AL IDEAL Y EFICIENTES EN HARDWARE PARA VELOCIDADES DE POCOS GBPS. EN AMBOS CASOS SE PRETENDE DAR SOLUCIONES ALGORITMICAS PARA EL PROBLEMA DEL SUELO DE ERROR DE MANERA QUE SEA VIABLE SU INTEGRACION EN LAS ARQUITECTURAS HARDWARE DE LOS DECODIFICADORES CON POCO COSTE ADICIONAL, POSIBILITANDO SU USO EN SISTEMAS QUE REQUIERAN FUNCIONAR CON BER MUY BAJAS. CON EL FIN DE PODER EVALUAR LAS PRESTACIONES FISICAS DE NUESTRAS PROPUESTAS Y DE FACILITAR LA COMPARACION CON LOS RESULTADOS DE OTROS INVESTIGADORES, LAS ARQUITECTURAS QUE SURJAN DE ESTE PROYECTO SERAN CODIFICADAS EN VHDL E IMPLEMENTADAS EN TECNOLOGIAS VLSI SEMI-CUSTOM Y EN DISPOSITIVOS FPGA. EN LA LINEA DE DECODIFICACION DE CODIGOS LDPC NO BINARIOS Y DE DECODIFICACION BLANDA DE CODIGOS REED-SOLOMON SE TRABAJARA EN LA REDUCCION DE LA COMPLEJIDAD DE SUS ALGORITMOS DE DECODIFICACION Y EN DESARROLLAR ARQUITECTURAS HARDWARE DE ALTA VELOCIDAD PARA IMPLEMENTAR DICHOS ALGORITMOS. ECODIFICACION\VLSI\FPGA\GBPS\LDPC\FEC