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RTI2018-097088-B-C33

Financiado
ACELERADORES HARDWARE PARA REDES DE APRENDIZAJE PROFUNDO DE BAJO CONSUMO EN SOC...
ACELERADORES HARDWARE PARA REDES DE APRENDIZAJE PROFUNDO DE BAJO CONSUMO EN SOC PROGRAMABLES Y SEÑAL MIXTA. DESDE QUE EN 2012 UNA RED DE APRENDIZAJE PROFUNDO (DNN) DENOMINADA ALEXNET ALCANZO UNA PRECISION SUPERIOR A LA DE CUALQUIER OTRO ALGORITMO DE RECONOCIMIENTO DE IMAGENES, EL PARADIGMA DEL APRENDIZAJE PROFUNDO ESTA MONOPOLIZANDO LA... DESDE QUE EN 2012 UNA RED DE APRENDIZAJE PROFUNDO (DNN) DENOMINADA ALEXNET ALCANZO UNA PRECISION SUPERIOR A LA DE CUALQUIER OTRO ALGORITMO DE RECONOCIMIENTO DE IMAGENES, EL PARADIGMA DEL APRENDIZAJE PROFUNDO ESTA MONOPOLIZANDO LA MAYORIA DE LAS LINEAS DE INVESTIGACION EN EL CAMPO DE LA VISION POR COMPUTADOR, SU PRINCIPIO DE OPERACION CONSISTE EN LA EXTRACCION AUTOMATICA DE CARACTERISTICAS DE LA IMAGEN APRENDIDAS DURANTE UN PROCESO PREVIO DE ENTRENAMIENTO, POR EL CONTRARIO, LOS ALGORITMOS CLASICOS PRECISAN DEL DISEÑO DE AD-HOC DE EXTRACTORES DE CARACTERISTICAS A BAJO NIVEL, QUE SON POSTERIORMENTE PROCESADAS POR UN CLASIFICADOR,SIN EMBARGO, EL PRECIO A PAGAR ES UN GRAN COSTE EN RECURSOS COMPUTACIONALES Y CONSUMO ENERGETICO, SOBRE TODO EN APLICACIONES DE VISION CON VELOCIDADES CERCANAS AL TIEMPO REAL, DISEÑAR UNA RED CAPAZ DE INFERIR EN TIEMPO REAL ES UN GRAN RETO, MAYOR SI DICHA RED SE IMPLEMENTA SOBRE DISPOSITIVOS EMBEBIDOS DE BAJO CONSUMO, PARA ESTOS DISPOSITIVOS, HAY QUE EXPLORAR SOLUCIONES INTERMEDIAS ENTRE LOS COMPUTADORES MASIVAMENTE PARALELOS COMO GPUS Y LOS CHIPS QUE IMPLEMENTAN SOLUCIONES AD-HOC, EN ESTE SENTIDO, ESTE PROYECTO SE CENTRA EN EL DISEÑO DE ACELERADORES HARDWARE DE DNNS PARA EL PROCESAMIENTO DE IMAGENES, DADA LA HOMOGENEIDAD ALGORITMICA DE LAS DNN, LAS SOLUCIONES PROPUESTAS PODRAN SER USADAS DE FORMA SISTEMATICA A DIFERENTES NIVELES, PERO NUESTRA PROPUESTA NO SE ENFOCA DESDE EL PUNTO DE VISTA DE UN BLOQUE AISLADO DEL RESTO DEL SISTEMA DE VISION, SINO QUE VA MAS ALLA PARA ABORDAR UNA APROXIMACION HOLISTICA AL PROBLEMA, A PARTIR DE UN ANALISIS A VARIOS NIVELES DE LA ARQUITECTURA DEL SISTEMA DE VISION EN SU CONJUNTO Y DE LOS FLUJOS DE DATOS, SE PLANTEAN ACELERADORES QUE OPTIMICEN TANTO LOS ELEMENTOS DE PROCESAMIENTO COMO LOS ELEMENTOS DE MEMORIA, DADO QUE LA MAYOR CARGA COMPUTACIONAL DE UNA DNN SE CENTRA EN OPERACIONES DE MULTIPLICACION Y ACUMULACION Y QUE ESTAS PRECISAN DE UN GRAN NUMERO DE PESOS ALMACENADOS EN MEMORIA, NOS ENCONTRAMOS CON QUE EL ACCESO A LA MEMORIA ES ADEMAS UN CUELLO DE BOTELLA EN LOS CIRCUITOS DE COMPUTO ESPECIFICO, LA SOLUCION PASA NO SOLO POR REDISEÑAR LA JERARQUIA DE LA MEMORIA SINO POR ANALIZAR A DIFERENTES NIVELES EL FLUJO DE DATOS Y EXPLOTAR EL PARALELISMO DE TODOS LOS OPERADORES Y RESTO DE RECURSOS, ES PRECISO PLANTEAR ESTRATEGIAS QUE PERMITAN LA REDISTRIBUCION DE LOS RECURSOS, COMO EL ACERCAMIENTO DEL PROCESAMIENTO AL SENSOR, EL USO DE JERARQUIAS DE MEMORIA OPTIMIZADAS O LA INTEGRACION DE PARTE DE LA COMPUTACION EN LA MEMORIA, IGUALMENTE SE PUEDE APROVECHAR LA CONVERSION ANALOGICA-INFORMACION A NIVEL DE PLANO FOCAL PARA REDUCIR EL FLUJO DE DATOS Y MAXIMIZAR EL PARALELISMO DEL SISTEMA, LA TECNOLOGIA CMOS PERMITE LA INTEGRACION EN UN MISMO CHIP DE LOS DISPOSITIVOS DE SENSADO Y DE CONVERSION Y PROCESAMIENTO DE IMAGEN, ESTO ABRE UN ABANICO DE SOLUCIONES RESPECTO A LA CONFIGURACION DEL SISTEMA DE ADQUISICION Y PROCESAMIENTO DE IMAGENES QUE ES EN SI UN GRAN RETO PARA EL DISEÑADOR ELECTRONICO,ESTE PROYECTO PLANTEA, A PARTIR DE NUESTRA EXPERIENCIA EN EL DISEÑO MICROELECTRONICO DE SEÑAL MIXTA Y DE ACELERADORES HARDWARE PARA EL PROCESAMIENTO DE IMAGENES, EL RETO DE PROPONER NUEVAS ARQUITECTURAS Y CIRCUITOS DE ACELERACION DE HARDWARE PARA DNNS, QUE PERMITAN SU INTEGRACION EN SISTEMAS DE VISION EMBEBIDOS DE BAJO CONSUMO Y TIEMPO REAL, PARA DEMOSTRAR LA VIABILIDAD DE ESTA PROPUESTA SE DESARROLLARA UN DEMOSTRADOR DEL SISTEMA DE PROCESAMIENTO DE IMAGENES PARA APLICACIONES DE TRANSPORTE INTELIGENTE, CHIPS DE VISIÓN\SENSORES DE IMAGEN INTELIGENTES\SISTEMAS DE VISIÓN EMBEBIDOS\PROCESAMIENTO PARALELO Y CONCURRENTE\BAJO CONSUMO\PROCESADO DE SEÑAL MIXTA\REDES DE APRENDIZAJE PROFUNDO\ACELERADORES HARDWARE ver más
01/01/2018
UPCT
79K€
Perfil tecnológico estimado

Línea de financiación: concedida

El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto el día 2018-01-01
Presupuesto El presupuesto total del proyecto asciende a 79K€
Líder del proyecto
UNIVERSIDAD POLITÉCNICA DE CARTAGENA No se ha especificado una descripción o un objeto social para esta compañía.
Total investigadores 213