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TEC2012-38058-C03-03

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ARQUITECTURAS EFICIENTES BASADAS EN SOCS PARA NUEVAS TECNICAS DE ACCESO AL MEDIO...

ARQUITECTURAS EFICIENTES BASADAS EN SOCS PARA NUEVAS TECNICAS DE ACCESO AL MEDIO EN COMUNICACIONES DE ULTIMA GENERACION LA MODULACION MULTIPORTADORA (MCM) BASADA EN LA TRANSFORMADA DISCRETA DE FOURIER (DFT) ES LA TECNICA DE ACCESO AL MEDIO DOMINANTE EN COMUNICACIONES DE BANDA ANCHA FIJAS Y NOMADAS (XDSL, WI-FI, WIMAX, DAB, DVB, PLC, ETC.) Y RECIENT... ver más

01/01/2012

UAH

74K€

Presupuesto del proyecto: 74K€

Líder del proyecto

UNIVERSIDAD DE ALCALÁ No se ha especificado una descripción o un objeto social para esta compañía.

Total investigadores 847

Fecha límite participación Sin fecha límite de participación.

Financiación concedida El organismo AGENCIA ESTATAL DE INVESTIGACIÓN notifico la concesión del proyecto el día 2012-01-01 No tenemos la información de la convocatoria

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Características del participante

Este proyecto no cuenta con búsquedas de partenariado abiertas en este momento.

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No hay información privada compartida para este proyecto. Habla con el coordinador.

Participantes

UAH

Lider

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Líder del proyecto

UNIVERSIDAD DE ALCALÁ No se ha especificado una descripción o un objeto social para esta compañía.

Total investigadores 847

Presupuesto del proyecto 74K€

Fecha límite de participación Sin fecha límite de participación.

Descripción del proyecto LA MODULACION MULTIPORTADORA (MCM) BASADA EN LA TRANSFORMADA DISCRETA DE FOURIER (DFT) ES LA TECNICA DE ACCESO AL MEDIO DOMINANTE EN COMUNICACIONES DE BANDA ANCHA FIJAS Y NOMADAS (XDSL, WI-FI, WIMAX, DAB, DVB, PLC, ETC.) Y RECIENTEMENTE SE HA PROPUESTO PARA COMUNICACIONES MOVILES (LTE Y LTE-A, ENLACE DESCENDENTE). MCM PRESENTA GRANDES VENTAJAS: EFECTIVIDAD PARA COMBATIR LOS EFECTOS DEL MULTITRAYECTO O LOS DESVANECIMIENTOS SELECTIVOS EN FRECUENCIA, LA UTILIZACION DE ALGORITMOS DE ASIGNACION DE BITS PARA MEJORAR EL RENDIMIENTO DEL SISTEMA, ETC. SIN EMBARGO, LA MCM BASADA EN LA DFT TIENE INCONVENIENTES: SENSIBILIDAD A LA SINCRONIZACION EN TIEMPO Y FRECUENCIA, ELEVADA RELACION ENTRE LA POTENCIA DE PICO Y LA POTENCIA MEDIA (PAPR), Y ESCASA DISCRIMINACION FRECUENCIAL. ESTO CONLLEVA UN MAL COMPORTAMIENTO EN ENTORNOS RUIDOSOS FIJOS Y MOVILES, ESPECIALMENTE CON INTERFERENCIAS DE BANDA ESTRECHA. EN CONSECUENCIA, DIVERSOS ESTANDARES CONTEMPLAN EL USO DE OTRO TIPO DE TECNICAS DE ACCESO AL MEDIO.EN EL PROYECTO GLOBAL COORDINADO SE PROPONE INVESTIGAR NUEVAS TECNICAS DE ACCESO AL MEDIO PARA COMUNICACIONES MULTIPORTADORA Y MONOPORTADORA, BASADAS EN BANCOS DE FILTROS Y TRANSFORMADAS DISCRETAS TRIGONOMETRICAS, EN LUGAR DE LA DFT. PARA LAS DISTINTAS PROPUESTAS, SE PROCURARA INCREMENTAR LA SELECTIVIDAD Y DISCRIMINACION FRECUENCIAL, Y SE ESTUDIARA LA IGUALACION DE CANAL, LA SINCRONIZACION, EL PAPR O LA METRICA CUBICA DE LAS TECNICAS, ASI COMO SU EXTENSION A SISTEMAS MIMO.LA ELEVADA CARGA COMPUTACIONAL QUE REQUIERE LA IMPLEMENTACION EN TIEMPO REAL DE LAS CITADAS TECNICAS HACE INVIABLE EL USO DE APROXIMACIONES CLASICAS BASADAS EN SOLUCIONES SOFTWARE. LAS FPGAS (FIELD-PROGRAMMABLE ARRAY) SON DISPOSITIVOS IDONEOS PARA LA IMPLEMENTACION HARDWARE DE ESTE TIPO DE TECNICAS GRACIAS A SU ELEVADO GRADO DE PARALELISMO INTERNO, GRAN FLEXIBILIDAD Y REDUCIDO CONSUMO Y TAMAÑO. SU ELEVADA CAPACIDAD PERMITE INTEGRAR LA TOTALIDAD DEL SISTEMA EN UN UNICO DISPOSITIVO, SIGUIENDO UNA APROXIMACION SYSTEM-ON-CHIP O SOC. POR ELLO, EN ESTE SUBPROYECTO SE PROPONE EN PRIMER LUGAR LA DEFINICION Y ESTUDIO DE ARQUITECTURAS EFICIENTES SOC BASADOS EN FPGAS QUE, BAJO LA SUPERVISION DE UN PROCESADOR DE PROPOSITO GENERAL, PERMITAN LA INTEGRACION DE LOS MODULOS HARDWARE (ACELERADORES HARDWARE) DEDICADOS A LA IMPLEMENTACION EN TIEMPO REAL DE CADA TECNICA DE ACCESO AL MEDIO PROPUESTA. UNA VEZ OBTENIDA LA ARQUITECTURA SOC, SE DESARROLLARA UN MODELO FUNCIONAL PARA CADA TECNICA PROPUESTA, REALIZANDO UNA ADAPTACION Y OPTIMIZACION DE LOS ALGORITMOS PARA UNA MEJOR ADECUACION A SU IMPLEMENTACION HARDWARE EN TIEMPO REAL. SE ESTABLECERA LA ESTRUCTURA MAS EFICIENTE EN CADA CASO Y SE DETERMINARAN PARAMETROS INTRINSECOS DEL DISEÑO, COMO LA ANCHURA DE PALABRA, CANTIDAD DE RECURSOS REQUERIDOS, FRECUENCIAS MAXIMAS DE FUNCIONAMIENTO Y CONSUMOS. SE ANALIZARA IGUALMENTE EL EFECTO DEL EMPLEO DE UNA PRECISION EN PUNTO FIJO, PROPIA DE LOS DISPOSITIVOS FPGA.A PARTIR DE LA ESTRUCTURA DEFINIDA, SE DESARROLLARA UN MODELO HDL (HARDWARE DESCRIPTION LANGUAGE) PARA CADA ACELERADOR HARDWARE, PROCEDIENDOSE A SU IMPLEMENTACION Y POSTERIOR INTEGRACION EN EL SOC. PARA ESTA FASE, SE PRETENDE VERIFICAR LAS PROPUESTAS MEDIANTE PRUEBAS EXPERIMENTALES Y PROTOTIPOS CERCANOS A LA FASE DE INDUSTRIALIZACION Y COMERCIALIZACION, POR LO QUE SERA NECESARIA LA DISPONIBILIDAD DE PLATAFORMAS DE COMPUTACION COMERCIALES DE ALTAS PRESTACIONES BASADAS EN FPGAS Y MODULOS FRONT-ENDS DE RADIOFRECUENCIA ADECUADOS A LOS ESTANDARES CONSIDERADOS.

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